帰国後数日で業務は並走する2本のうち1個目のプロジェクトはデザインレビューを経てTSMC向けに無事TO（tape-out）終える。2個目の先端プロセスに集中するものの、FFET構造のレイアウトが困難でやや遅れ気味で年末まで気が抜けない。時差ボケ、ジェットラグに…